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数电第六章—时序逻辑电路
时序逻辑电路
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数字电子技术（六）时序逻辑电路_使用两片74160和门电路设计一个16-23(初态为16,末态23)的同步加计数器。写出-CSDN博客
笔记思维导图总结
一、概念
时序逻辑电路特点
- 功能上：任意时刻的输入不仅取决于该时刻的输入，还与电路原来的状态有关
- 结构上：时序逻辑电路的
基本单元是触发器（即电路中含有储存电路）
二、同步时序逻辑电路
说明：同步时序电路中所有触发器都是在同一个时钟信号下工作的
状态描述方法
用于描述时序电路状态转换过程的方法：
- 状态转换表
- 状态转换图
- 状态机流程图
- 时序图
分析方法
常用同步时序电路
1. 寄存器与移位寄存器
- 寄存器：四位寄存器74HC175
- 移位寄存器：
- （1）D触发器组成的4位移位寄存器
- （2）4位双向移位寄存器74LS194A
2. 计数器
- 作用：对时钟脉冲进行计数；分频；定时；产生节拍脉冲和脉冲序列；进行数字运算
- 分类：
- a. 是否同时翻转：分为同步式和异步式
- b. 计数器中数字的增减：分为加法计数器；减法计数器；可逆计数器
- c. 按数字的编码方式：二进制计数器；二—十进制计数器；格雷码计数器
- d. 按计数容量：十进制计数器；十六进制计数器；N进制计数器
常用计数器芯片
1. 四位二进制同步加法计数器：74LS161
注：达成1111时，进位输出端C置为1，当下一个CLK的上升沿到来时，自动置为0000，进位输出端C置为0
2. 单时钟十六进制可逆计数器：74LS191
3. 双时钟十六进制可逆计数器：74LS193
4. 同步十进制加法计数器：74LS160
注： = 1001时，进位输出端C置为1，当下一个CLK的上升沿到来时，自动置为0000，进位输出端C置为0
5. 单时钟十进制计数器可逆计数器：74LS190
6. 双时钟十进制可逆计数器74LS192
74LS161和74LS160总结
任意进制计数器
构成方法
可以通过常用计数器来组合形成任意计数器。
设现在有N位进制计数器，而需要M位进制计数器，有三种构成情况：
- M < N
- M > N ( M = N × N 、 M < N × N)
M < N 的情况
构成思路：在已有N进制计数器的N个状态中，设法跳过N-M个状态，将剩下的M个状态构成M进制计数器。
跳过状态：可以使用同步置数和异步清零两个输入端。将计数器的输出状态经反馈逻辑电路运算后接入置零/置数端，从而实现对应操作，跳过不需要的状态。
置零法和置数法的理解
置零法
- 异步置零法：一旦有有效电平输入，不需要CLK信号，直接将电路状态置为0状态，因此进位状态要比反馈状态提前一个CLK脉冲
- 同步置零法：在有有效电平输入时，需要经过一个CLK信号的上升沿，电路状态才会被置为0状态
置数法
与置零法同理，只是会被置为预置数的状态。
需要提前确定的状态
初始状态、末状态、进位状态、反馈状态。
任意进制计数器的设计流程
注意事项
对于异步置零端存在问题：置零信号作用时间极短且发出置零指示后会立即消失，如果触发器复位快慢不同，则会导致有些触发器来不及复位，而置0信号已经消失，从而导致电路有误动作。
解决方案：可以通过添加一个SR锁存器来延迟信号的保持
M > N 的情况
M = N₁ × N₂的情况
将进制计数器和进制计数器连接起来，构成M进制计数器。
- 串行进位法：用低位片接入计数输入信号（CLK）；并且将低位片的进位输出端接入为高位片的时钟输入信号端
- 并行进位法：将两片都接入输入信号（CLK）；并且将低位片进位输出端接入到高位片的工作状态控制信号端(使能端)
M < N₁ × N₂的情况
先采用串行进位法/并行进位法，将进制扩展为N进制计数器(N > M)，再采用置数法/置零法，对扩展后的计数器进行整体置数，设法跳过N - M个状态，构成M进制计数器。
三、典型例题
1. 时序逻辑电路的描述方法
2. 计数器相关
数电第六章—时序逻辑电路
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